/* synthesis translate_off*/
`define SBP_SIMULATION
/* synthesis translate_on*/
`ifndef SBP_SIMULATION
`define SBP_SYNTHESIS
`endif

//
// Verific Verilog Description of module ecp5_ip
//
module ecp5_ip (ip_gddr71rx_clk_phase, ip_gddr71rx_datain, ip_gddr71rx_q0, 
            ip_gddr71rx_q1, ip_gddr71rx_q2, ip_gddr71rx_q3, ip_gddr71tx_data0, 
            ip_gddr71tx_data1, ip_gddr71tx_data2, ip_gddr71tx_data3, ip_gddr71tx_dout, 
            ip_gddr71rx_alignwd, ip_gddr71rx_clkin, ip_gddr71rx_phasedir, 
            ip_gddr71rx_phaseloadreg, ip_gddr71rx_phasestep, ip_gddr71rx_pll_reset, 
            ip_gddr71rx_ready, ip_gddr71rx_sclk, ip_gddr71rx_sync_clk, 
            ip_gddr71rx_sync_reset, ip_gddr71tx_clkout, ip_gddr71tx_ready, 
            ip_gddr71tx_refclk, ip_gddr71tx_sclk, ip_gddr71tx_start, ip_gddr71tx_sync_clk, 
            ip_gddr71tx_sync_reset) /* synthesis sbp_module=true */ ;
    output [6:0]ip_gddr71rx_clk_phase;
    input [3:0]ip_gddr71rx_datain;
    output [6:0]ip_gddr71rx_q0;
    output [6:0]ip_gddr71rx_q1;
    output [6:0]ip_gddr71rx_q2;
    output [6:0]ip_gddr71rx_q3;
    input [6:0]ip_gddr71tx_data0;
    input [6:0]ip_gddr71tx_data1;
    input [6:0]ip_gddr71tx_data2;
    input [6:0]ip_gddr71tx_data3;
    output [3:0]ip_gddr71tx_dout;
    input ip_gddr71rx_alignwd;
    input ip_gddr71rx_clkin;
    input ip_gddr71rx_phasedir;
    input ip_gddr71rx_phaseloadreg;
    input ip_gddr71rx_phasestep;
    input ip_gddr71rx_pll_reset;
    output ip_gddr71rx_ready;
    output ip_gddr71rx_sclk;
    input ip_gddr71rx_sync_clk;
    input ip_gddr71rx_sync_reset;
    output ip_gddr71tx_clkout;
    output ip_gddr71tx_ready;
    input ip_gddr71tx_refclk;
    output ip_gddr71tx_sclk;
    input ip_gddr71tx_start;
    input ip_gddr71tx_sync_clk;
    input ip_gddr71tx_sync_reset;
    
    
    ip_gddr71rx ip_gddr71rx_inst (.clk_phase({ip_gddr71rx_clk_phase}), .datain({ip_gddr71rx_datain}), 
            .q0({ip_gddr71rx_q0}), .q1({ip_gddr71rx_q1}), .q2({ip_gddr71rx_q2}), 
            .q3({ip_gddr71rx_q3}), .alignwd(ip_gddr71rx_alignwd), .clkin(ip_gddr71rx_clkin), 
            .phasedir(ip_gddr71rx_phasedir), .phaseloadreg(ip_gddr71rx_phaseloadreg), 
            .phasestep(ip_gddr71rx_phasestep), .pll_reset(ip_gddr71rx_pll_reset), 
            .ready(ip_gddr71rx_ready), .sclk(ip_gddr71rx_sclk), .sync_clk(ip_gddr71rx_sync_clk), 
            .sync_reset(ip_gddr71rx_sync_reset));
    ip_gddr71tx ip_gddr71tx_inst (.data0({ip_gddr71tx_data0}), .data1({ip_gddr71tx_data1}), 
            .data2({ip_gddr71tx_data2}), .data3({ip_gddr71tx_data3}), .dout({ip_gddr71tx_dout}), 
            .clkout(ip_gddr71tx_clkout), .ready(ip_gddr71tx_ready), .refclk(ip_gddr71tx_refclk), 
            .sclk(ip_gddr71tx_sclk), .start(ip_gddr71tx_start), .sync_clk(ip_gddr71tx_sync_clk), 
            .sync_reset(ip_gddr71tx_sync_reset));
    
endmodule

